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高速电路设计中时序计算方法与应用实例

发布时间:2020-06-30 20:04:29 阅读: 来源:快装活动房厂家

1满足接收端芯片的建立,保持时间的必要性

本文引用地址:在高速数字电路设计中,由于趋肤效应、临近干扰、电流高速变化等因素,设计者不能单纯地从数字电路的角度来审查自己的产品,而要把信号看作不稳定的模拟信号。采用频谱分析仪对信号分析,可以发现,信号的高频谱线主要来自于信号的变化沿而不是信号频率。例如一个1MHz的信号,虽然时钟周期为1微秒,但是如果其变化沿上升或下降时间为纳秒级,则在频谱仪上可以观察到频率高达数百兆赫兹的谱线。因此,电路设计者应该更加关注信号的边沿,因为边沿往往也就是信号频谱最高、最容易受到干扰的地方。

在同步设计中,数据的读取需要基于时钟采样,根据以上分析,为了得到稳定的数据,时钟的采样点应该远离数据的变化沿。

图1是利用时钟CLK的上升沿采样数据DATA的示例。DATA发生变化后,需要等待至少Setup时间(建立时间)才能被采样,而采样之后,至少Hold时间(保持时间)之内DATA不能发生变化。因此可以看出,器件的建立时间和保持时间的要求,正是为了保证时钟的采样点远离数据的变化沿。如果在芯片的输入端不能满足这些要求,那么芯片内部的逻辑将处于非稳态,功能出现异常。

图1 信号采样示例

图2 源同步系统拓扑图

2时序分析中的关键参数

为了进行时序分析,需要从datasheet(芯片手册)中提取以下关键参数:

●Freq:时钟频率,该参数取决于对芯片工作速率的要求。

●Tcycle:时钟周期,根据时钟频率Freq的倒数求得。Tcycle=1/Freq.

●Tco:时钟到数据输出的延时。上文提到,输入数据需要采用时钟采样,而输出数据同样也需要参考时钟,不过一般而言,相比时钟,输出的数据需要在芯片内延迟一段时间,这个时间就称为Tco.该参数取决于芯片制造工艺。

●Tsetup(min):最小输入建立时间要求。

●Thold(min):最小输入保持时间要求。

除以上五个参数外,时序分析中还需要如下经验参数:

●Vsig:信号传输速度。信号在电路上传输,传输速度约为6英寸/纳秒。

时序计算的目标是得到以下两个参数之间的关系:

●Tflight-data:数据信号在电路板上的走线延时。

●Tflight-clk:时钟信号在电路板上的走线延时。

以上参数是进行时序分析的关键参数,对于普通的时序分析已经足够。

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